總第39卷第434期電測(cè)與儀表Vol.39 No.4342002年第2期Electrical Measurernent & InstrumenlationFeb. 2002CPLD/FPGA的優(yōu)化設(shè)計(jì)熊國(guó)海',關(guān)德群”,萬(wàn)鈞力(1.三峽大學(xué)電氣信息學(xué)院,湖北宜昌443002;2.哈爾濱克羅拉太陽(yáng)能電力公司,哈爾濱150046 )摘要:CPLD/FPGA面向速度或面向面積進(jìn)行優(yōu)化設(shè)計(jì),在大多數(shù)情況下這兩種選擇是矛盾的。對(duì)速度進(jìn)行優(yōu)化設(shè)計(jì),衢要較多資源;對(duì)面積進(jìn)行優(yōu)化往往會(huì)導(dǎo)致系統(tǒng)速度降低。本文提出采用流水線設(shè)計(jì)、資源共享和預(yù)進(jìn)位處理的方法解決了這個(gè)問(wèn)題。關(guān)鍵詞:速度;面積;優(yōu)化中圖分類號(hào):TN79文獻(xiàn)標(biāo)識(shí)碼:B文章編號(hào): 1001-1390(2002)02-0042-03Optimization design in CPLD/FPGAXiong Guohai' ,Guan Dequn? , Wan Junli'(1.School of Electrical and Information of three Gorges University , Yichang 443002 ,Chi-na;2.Harhin Chronap Solar Energy Electricity Corporation,Harbin 150046,China)Abstract:In the most cases , optimization design in CPLD/FPGA in speed and area areincompatible.More resource is needed in optimization design in speed;system speed usu-ally is reduced in optimization design in area.The problem can be solved by the offeredmethod in this paper , which pipelining design, resource sharing and carry beforehandprocess are used .It is served as the technicians.Key words:speed ;area;optimization0引言1、使用流水線的設(shè)計(jì)方法CPLD/FPCA屬于高密度可編程邏輯器件。實(shí)際設(shè)計(jì)電路的過(guò)程中，面向速度還是面向面CPLD主要是由可編程邏輯宏單元LMC(Logjic積實(shí)施優(yōu)化,是綜合工具提出的優(yōu)化參數(shù)之一。大多MacroCell)圍繞中心的可編程互連矩陣單元組數(shù)情況下,這兩種選擇是相斥的。也就是說(shuō),對(duì)速度成,其中LMC邏輯結(jié)構(gòu)較復(fù)雜,并具有復(fù)雜的V0進(jìn)行優(yōu)化設(shè)計(jì),不可避免地衢要較多的邏輯資源,需單元互連接結(jié)構(gòu),可由用戶根據(jù)需要生成特定的電要增大面積;而如果要對(duì)面積進(jìn)行優(yōu)化設(shè)計(jì)則會(huì)導(dǎo)路結(jié)構(gòu),完成-一定的功能。CPLD 不僅具有電擦除致延時(shí)的增大，降低系統(tǒng)處理速度。因此,選擇速度特性,而且出現(xiàn)了邊緣掃描及在線可編程等高級(jí)特優(yōu)化還是面積優(yōu)化,這要由具體的工程環(huán)境來(lái)決定。性。FPGA 采用了邏輯單元陣列LCA (Logic Celll由于大多數(shù)FPGA器件的每個(gè)元胞中都有寄存器,Aray)這樣一個(gè)新概念,內(nèi)部包括可配置邏輯模塊因此便于采用流水設(shè)計(jì)。而相比之下,在CPLD中每CLB(Configurable Logic Block)輸 入輸出模塊IOB個(gè)寄存器所對(duì)應(yīng)的組合邏輯資源較多，因此其- -級(jí)(Input Output Block) 和內(nèi)部連線(nterconnec)三邏輯的規(guī)模要比FPGA大得多，而這意味著在相同個(gè)部分。對(duì)于CPLD/FPGA而言,是面向速度還是”的時(shí)鐘周期內(nèi) 相對(duì)FPGA的元胞，它可以實(shí)現(xiàn)更復(fù)面向面積的優(yōu)化,針對(duì)這個(gè)問(wèn)題我們討論幾種可行，雜的邏輯。 所以實(shí)際上沒(méi)有必要在CPLD中應(yīng)用流的優(yōu)化設(shè)計(jì)方案。水線技術(shù)。一般而言,隨著FPGA容量不斷成倍的(1)流水線設(shè)計(jì)(Pipelining Design) ;增加,而生產(chǎn)成本和銷瞥價(jià)格卻不斷降低,帶來(lái)對(duì)面(2)資源共享( Resource Sharing) ;積的限制不如過(guò)去那么苛刻了。尤其是FPCA的應(yīng)(3)預(yù)進(jìn)位處理(Carry Beforehand Process) 。用方向向著寬帶領(lǐng)域發(fā)展，因此大多數(shù)情況下還是- 42-中國(guó)煤化工YHCNMHG總第39卷第434期電測(cè)與儀表Vol.39 No.4342002年第2期Electrical Measurement & InstrumentationFeb. 2002應(yīng)當(dāng)首先滿足速度的要求?，F(xiàn)過(guò)程。設(shè)計(jì)中,一般只會(huì)在一些瓶頸部分出現(xiàn)速度受首先,以4x4的乘法器設(shè)計(jì)為例,兩個(gè)4位二限。最終影響器件工作速度的原因是電路中存在一進(jìn)制數(shù)乘法算式如下:些諸如乘法器這樣的大型組合電路,正是這些組合x3x2xl:0電路的工作比較費(fèi)時(shí),最終導(dǎo)致了整個(gè)系統(tǒng)不能提x)3yI0速。為解決此癥結(jié),流水線設(shè)計(jì)的概念應(yīng)運(yùn)而生。x3yO x2y0 xIy0 xOy0x3y1 x2y1 x1y1 x0y1流水線設(shè)計(jì)的思想是:把一個(gè)周期內(nèi)執(zhí)行的邏x3y2 x2y2 x]y2 xOy2輯操作分成幾步較小的操作,并在多個(gè)高速時(shí)鐘周x3y3__ x23 x1y3x03期內(nèi)完成，每個(gè)時(shí)鐘周期采用寄存器鎖存數(shù)據(jù),如p4p3p2p0圖1所示。顯然:p0=x0y0輸入速度受]輸出p1=x1yO+xOy1p2=x2y0+x1y1+x0y2+c1p3=x3y0+x2y1+x1y2+x0y3+c2二操作1 E操作2.......操作n I7輸出p4=x3y1+x2y2+x1y3+c3p5=x3y2+x2y3+c4p6=x3y3+c5p7=c6圖1流水線技術(shù)工作流程示意其中,ci為第i級(jí)累加時(shí)的進(jìn)位。當(dāng)系統(tǒng)設(shè)計(jì)工作頻率要求較高時(shí)，必須避免出在算式中,有4x4個(gè)位積xiyi,可由16個(gè)與門現(xiàn)過(guò)長(zhǎng)的組合路徑。解決方法之一是采用流水線設(shè)并行同時(shí)產(chǎn)生。計(jì)技術(shù),在組合邏輯路徑上插人觸發(fā)器,新加入的觸對(duì)于NxM的乘法運(yùn)算，應(yīng)用流水線技術(shù)設(shè)計(jì)發(fā)器和原觸發(fā)器使用同一時(shí)鐘。由于引人時(shí)序電路NxM流水線乘法器。VHDL實(shí)現(xiàn)時(shí),可以將它分解.觸發(fā)器,相當(dāng)于使用了寄存器.原設(shè)計(jì)速度受限部分為若干個(gè)4x4乘法器模塊,然后通過(guò)時(shí)序電路分段為一個(gè)時(shí)鐘周期實(shí)現(xiàn),當(dāng)采用流水線技術(shù)后,在原速鎖存相應(yīng)數(shù)據(jù),在每個(gè)時(shí)鐘周期內(nèi)完成乘法和加法度受限電路中插人觸發(fā)器，時(shí)間上分成n段操作，的運(yùn)算。例如,需要實(shí)現(xiàn)12x7的乘法器。當(dāng)采用4x使用n個(gè)時(shí)鐘周期實(shí)現(xiàn)。假設(shè)原受限系統(tǒng)時(shí)鐘周期4為基本模塊時(shí),即可以轉(zhuǎn)化為12x8(高位補(bǔ)符號(hào)為t,使用流水線技術(shù)后時(shí)鐘周期為1o顯然,流水位至8位),則化為(Ax2+Bx2+C)x(Dx2*+E)。其線技術(shù)可以保證tl ,即帶器件使用。我們也可以使用EAB來(lái)構(gòu)造流水線乘法來(lái)-定的處理延時(shí)。另外由于引入新的寄存器,一般器。與普通流水線乘法器相比,使用EAB實(shí)現(xiàn)流水硬件面積也會(huì)稍有增加。因此流水線技術(shù)是犧牲了線乘法器可以少占用器件的有限寄存器資源。具體部分器件面積和引人- -些處理延時(shí)來(lái)?yè)Q取整個(gè)系統(tǒng)實(shí)現(xiàn)方法如下所述。有更高的運(yùn)行速度和更大的數(shù)據(jù)吞吐量?？紤]到EAB以2048bit為一個(gè)基本存貯單元模乘法運(yùn)算是數(shù)字系統(tǒng)中最常出現(xiàn)的操作之一。塊，我們可以設(shè)計(jì)基本乘法器為4x4型。每個(gè)4x4快速傅里葉變換(FFT),有限響應(yīng)濾波器(FIR)以及型乘法器采用查表結(jié)構(gòu)，如表1所示，實(shí)現(xiàn)乘法運(yùn)相關(guān)運(yùn)算中,乘法器都是不可缺少的。乘法器作為普算。例如:輸人信號(hào)為a(3 downto 0)和b(3 downto通的組合電路,當(dāng)乘數(shù)和被乘數(shù)較大時(shí),運(yùn)算時(shí)間相0),輸出乘積為out。由于a和b都是有符號(hào)數(shù)，因此當(dāng)長(zhǎng),直接影響整個(gè)系統(tǒng)的提速和吞吐量,因此乘法運(yùn)算結(jié)果out也為有符號(hào)數(shù),用7位表示即可。利用器是實(shí)際系統(tǒng)中最常使用流水線技術(shù)設(shè)計(jì)的器件之輸入信號(hào)a和b組成一個(gè)7位的只讀存儲(chǔ)器地址,日一。這里以乘法器的實(shí)現(xiàn)為例,演示流水線技術(shù)的實(shí)和b的乘法運(yùn)算可化簡(jiǎn)為查表。中國(guó)煤化工- 43-YHCNMHG總第39卷第434期電測(cè)與儀表Val.39 No.4342002年 第2期Electrical Measureoent & InstrumenuationFeb. 2002表1使用只讀存儲(chǔ)器實(shí)現(xiàn)乘法運(yùn)算{ <=(a+b) when source ='l'else (c+d);a (3 dwwnto 0) b (3 duwnto 0) out (6 dlownlo 0)它要以按圖3或圖4的方式實(shí)現(xiàn)。如果從a.b.0000000000c或d到f為重要路徑,則圖3方式較理想;如果重0001要路徑為source到f,那么就應(yīng)選擇圖4方式。在一些綜合工具中允許通過(guò)綜合參數(shù)來(lái)選擇類似以上的0000000各種實(shí)現(xiàn)方式。信號(hào)源AIBICIDA1111110000010l通道][ 酒道111100000 .對(duì)于NxM的乘法器，也可以使用EAB方式實(shí)現(xiàn),同樣以4x4為基本模塊。例如要實(shí)現(xiàn)一個(gè)8x8的EAB流水線乘法器,結(jié)構(gòu)如圖2所示。乘法器的乘數(shù)和F|俏號(hào)要堰道7被乘數(shù)為x(7 downto 0)和y(7 downto 0) ,輸出為z(15 downto 0)。使用4個(gè)EAB單元,每個(gè)EAB單元圖3資源共享困4非共享方式實(shí)現(xiàn)一個(gè)4x4乘法器。3預(yù)進(jìn)位加法器Optional, Pipelining Registers預(yù)進(jìn)位方式可以用來(lái)減少加法器中進(jìn)位信號(hào)的XL3.0.→-Z[3.0.傳輸延遲。一個(gè)xn位進(jìn)位加法器,其實(shí)現(xiàn)結(jié)果的速Y3.0~X[3.0. .度和面積主要取決于信號(hào)分組中的每組位數(shù)nc例Y[7.428x如,對(duì)于16位的加法器,如果與每組4位的劃分相.X[7.4.比較,由于每組2位的劃分需要較多的進(jìn)位項(xiàng),而使Y3..一-[18]1其占用資源(可能還包括傳輸時(shí)延)較多。最優(yōu)的分x[7..Y[7.4i}一Z15.2]組方案應(yīng)由加法器的位數(shù)和目標(biāo)器件的結(jié)構(gòu)決定。4結(jié)束語(yǔ)MuliplierCPLD/FPGA目前集成度已高達(dá)200萬(wàn)門/片,圖2使用EAB方式實(shí)現(xiàn)8x8的流水線乘法器它將掩膜ASIC集成度高的優(yōu)點(diǎn)和可編程邏輯器件4個(gè)EAB單元分別對(duì)應(yīng)到設(shè)計(jì)生產(chǎn)方便的特點(diǎn)結(jié)合在- -起，特別適合于樣品x(3 downto 0)乘y(3 downto 0)研制或小批量產(chǎn)品開(kāi)發(fā),使產(chǎn)品能以最快的速度上x(3 downto 0)乘y(7 downto 4)市,而當(dāng)市場(chǎng)擴(kuò)大時(shí),它可以很容易地轉(zhuǎn)由掩膜A-x(7. downto 4)乘y(3 downto 0)SIC實(shí)現(xiàn)，因此開(kāi)發(fā)風(fēng)險(xiǎn)也大為降低。CPLD/FPGAx(7 downto 4)乘y(7 downto 4)還具有靜態(tài)可重復(fù)編程或在線動(dòng)態(tài)重構(gòu)特性，使硬當(dāng)使用流水線技術(shù)時(shí)，可以采用時(shí)序分段、分件的功能可象軟件-樣通過(guò)編程來(lái)改變，不僅使設(shè)級(jí)鎖存的方法，分時(shí)得到輸出信號(hào)z的z (3 downto計(jì)修改和產(chǎn)品升級(jí)變得十分方便，而且極大地提高0)、z(7 downto 4).211 downto 8)、z(15 downto 12)。了電子系統(tǒng)的靈活性和通用能力。因此CPLD/FP-可見(jiàn),采用流水線設(shè)計(jì)的乘法器,可以得到預(yù)期的CA的應(yīng)用將越來(lái)越廣泛。提速目的。參考文獻(xiàn):當(dāng)我們采用工具軟件的圖形化方式生成乘法1.曾紫秦等.VHDL程序設(shè)計(jì)[ M].清華大學(xué)出版杜2000器時(shí),一般也會(huì)提問(wèn)是否采用流水線方式實(shí)現(xiàn)。如2.陳雪松等VHDL入門與應(yīng)用[M]人民郵電出版社,200.3.熊鬮海等MAXtplus I中LPM宏單元的使用方法[J].電氣電子教果采用,它還會(huì)詢問(wèn)在幾個(gè)時(shí)鐘周期內(nèi)實(shí)現(xiàn)。學(xué)學(xué)報(bào)2001(4).2資源共享作者簡(jiǎn)介:資源共享的主要思想是通過(guò)數(shù)據(jù)緩沖或多路熊國(guó)海(1961-),從事數(shù)字電路設(shè)計(jì)工作。選擇的方法來(lái)共享數(shù)據(jù)通路中的工作單元。這樣可收稿日期:2001-12-17(楊長(zhǎng)江編發(fā))以減小面積。例如,針對(duì)以下代碼:- 44-中國(guó)煤化工MYHCNMHG